На прошедшей в июне в Москве конференции EDA Tech Forum компания Mentor Graphics, входящая наряду с Cadence Design Systems и Synopsys в первую тройку мировых поставщиков (см. PC Week/RE, № 3/2008) решений класса EDA (Electronic Design Automation), представила российским разработчикам микросхем ряд своих новых продуктов, предназначенных для автоматизации проектирования полупроводниковых компонентов, верификации проектов и тестирования готовых кристаллов.

По заявлению представителей Mentor Graphics, её разработчики предложили принципиально новые методы верификации цифровых систем, которые применимы к проектам на любом уровне абстракции их описания. В результате была создана новая платформа верификации, ядром которой стало ПО Questa. Сохраняя возможность традиционного HDL-кодирования (Hardware Description Language) неавтоматизированными методами, Questa позволяет моделировать ассерты (assertions), обнаруживающие ошибки непосредственно в месте их возникновения и позволяющие пользователю быстро определить истинную их причину, включает средства анализа и отладки, обеспечивает использование произвольных тестов с ограничениями (constrained-random testing) и управление процессом верификации с помощью критериев оценки полноты покрытия, предоставляет возможность моделирования на одном ядре иерархических блоков на разном уровне абстракции (включая TLM-уровень, Transaction Level Modeling, моделирование на уровне транзакций), а также поддерживает технологию MVC (Multi-View Verification Components, многооконная верификация компонентов), с помощью которой можно описать и верифицировать один объект на разных уровнях абстракции. По данным разработчиков, это ПО располагает самой обширной в EDA базой поддерживаемых языков программирования. Однако главной особенностью Questa, как полагают в Mentor, является новая методология AVM (Advanced Verification Methodology), обеспечивающая верификацию перехода от системного уровня к RTL (Register Transfer Level, уровень регистровых передач) и не имеющая аналогов у конкурентов.

Для ускорения верификации цифровых проектов Mentor Graphics предлагает систему четвертого поколения Veloce, которая поддерживает проекты объемом до 128 млн. вентилей и внутрисистемную память до 8 Гб, обеспечивая при этом повышение скорости эмуляции по сравнению с традиционными методами в десятки тысяч раз.

Среди новинок Mentor Graphics на форуме был представлен также пакет ПО Olympus-SoC, предназначенный для физического синтеза, размещения и трассировки СБИС. В качестве входных данных пакет может использовать традиционный нетлист (netlist, описание цифровых схем), например, в формате Verilog, в то время как выходные данные представляются в формате GDSII (стандарт Geometrical Data Stream II). Главной особенностью пакета, отличающей его от других систем физического проектирования, является встроенный механизм многокритериального многорежимного анализа MCMM (Multi-Corner, Multi-Mode) и встроенный статический временной анализатор. Это позволяет непосредственно в процессе размещения и трассировки учитывать вероятные вариации процесса фотолитографии, анализируя при этом различные режимы работы изделия, отклонения параметров окружающей среды и питания и оптимизируя топологию кристалла таким образом, чтобы она удовлетворяла всем возможным наихудшим случаям сочетания параметров, в то время как традиционные системы обычно анализируют лишь один-два таких случая и не добиваются оптимизации. Параллельно выполняется статический временной анализ проекта, обеспечивающий корректный результат с первой попытки. ПО Olympus-SoC ориентировано на топологии от 90 до 45 нм и ниже. Как считают в Mentor Graphics, при масштабном переходе на технологии 65—45 нм Olympus-SoC в сегменте физического размещения и трассировки получит более широкое применение.

Одним из средств тестирования и диагностики Mentor Graphics является ПО нового поколения TestKompress, которое представляет собой систему комбинированного тестирования СБИС, состоящую из модуля генерации тестов (ATPG) и встроенной схемы компрессии-декомпрессии. В пакете используется запатентованная технология встроенного детерминированного тестирования EDT (Embedded Deterministic Test), которая позволяет существенно (более чем в сто раз) сократить объем внешних тестовых векторов без потери качества тестирования. Опция TestKompress XPress даёт сокращение этого объема ещё на 30—40%.

По признанию иностранных гостей форума, интерес к теме EDA со стороны российских пользователей подтвердился рекордным числом участников — свыше 250, тогда как на Западе подобные мероприятия редко собирают более 150 человек.

Версия для печати (без изображений)